影响MOSFET性能的一些因素-这些知识务必要了解-KIA MOS管
信息来源：本站 日期：2020-10-13
在追求不断提高能效的过程中，MOSFET的芯片和封装也在不断改进。除了器件结构和加工工艺，MOSFET的性能还受其他几个周围相关因素的影响。影响MOSFET性能，这些因素包括封装阻抗、印刷电路板(PCB)布局、互连线寄生效应和开关速度。事实上，真正的开关速度取决于其他几个因素，例如切换的速度和保持栅极控制的能力，同时抑制栅极驱动回路电感带来的影响。
同样，低栅极阈值还会加重Ldi/dt问题。正因为了解电路中晶体管的性能很重要，所以我们将选用半桥拓扑。这种拓扑是电力电子装置最常用的拓扑之一。这些例子重点介绍了同步压降转换器——一个半桥拓扑的具体应用。
图1为具备杂散电感和电阻(由封装键合线、引线框以及电路板布局和互连线带来)等寄生效应的半桥电路。共源电感(CSI)倾向于降低控制FET(高边FET)的导通和关断速度。如果与栅极驱动串联，通过CSI的电压加至栅极驱动上，可使FET处于导通状态(条件：V = -Ldi/dt)，从而延迟晶体管的关断。这也会增大控制FET的功耗，如图2所示。
更高的功耗会导致转换效率降低。另外，由于杂散电感，电路出现尖峰电压的可能性很高。如果这些尖峰电压超过器件的额定值，可能会引起故障。为了消除或使这种寄生电感最小化，设计人员必须采用类似无引脚或接线柱的DirecFET等封装形式，并采用使互连线阻抗最小化的布局。与标准封装不同，DirecFET无键合线或引线框。
因此，它可极大地降低导通电阻，同时大幅降低开关节点的振铃，抑制开关损耗。缓和C dv/dt感应导通影响性能的另一个因素是C dv/dt感应导通(和由此产生的击穿)。C dv/dt通过栅漏电容CGD的反馈作用(引起不必要的低边FET导通)，使低边(或同步)FET出现栅极尖峰电压。实际上，当Q2的漏源极的电压升高时，电流就会经由栅漏电容CGD 流入总栅极电阻RG ，如图3(a)所示。
因此，它会导致同步FET Q2的栅极出现尖峰电压。当该栅极电压超出规定的阈值时，它就会被迫导通。图3(b)显示的，正是在图3(a)所示 典型同步压降转换器拓扑中，同步FET Q2在这种工作模式下的主要波形。
影响MOSFET性能，另一个可影响电源产品设计的MOSFET性能的因素是布局。例如，不合理的电路板布局可增大电源电路的寄生效应，反过来，增大的寄生效应又会提高电源的开关和导通损耗。此外，它还会提高电磁干扰的噪声水平，从而使设计出的产品达不到理想的性能。若要最大限度降低电路板布局带来的影响，设计人员必须确保通过将驱动和MOSFET尽可能地背靠背放置，从而使输入回路面积最小化，如图4所示。
图4右侧有一个位于FET下方的小型陶瓷支路，利用过孔形成一个极小的输入回路。因此，需要将支路电容靠近驱动放置，并将输入陶瓷电容CIN 靠近高边MOSFET放置。在这里，控制回路FET相对于同步FET具备更高的优先权。如果将FET并联，需要确保栅极回路阻抗匹配。
另外，该布局必须采用隔离的模拟接地层和功率接地层，使大电流电路形成独立的回路，从而不干扰敏感的模拟电路。然后，必须将这两个接地层与PCB布局的一个点连接。此外，设计人员还必须利用多个过孔，使FET与输入引脚Vin或接地层连接。电路板上任何未用区域必须灌注铜。总之，封装阻抗、PCB布局、互连线寄生效应和开关速度都是影响电源电路MOSFET性能的重要因素。
因此，要想在高功率密度条件下获得最佳的转换效率，必须在设计MOSFET过程中，充分考虑封装、电路板布局(包括互连线)、阻抗和开关速度。
F3： 实际上，当Q2的漏源极的电压升高时，电流就会经由栅漏电容CGD 流入总栅极电阻RG ，如图3(a)所示。因此，它会导致同步FET Q2的栅极出现尖峰电压。当该栅极电压超出规定的阈值时，它就会被迫导通。图3(b)显示的，正是在图3(a)所示 典型同步压降转换器拓扑中，同步FETQ2在这种工作模式下的主要波形。
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